Letztens haben wir uns angeschaut, wie das binäre Zahlensystem funktioniert. Dieses bildet ja die Grundlage für jegliche Aktion, die ein Computer durchführen kann. In diesem und den folgenden Artikeln möchte ich daher erläutern, wie ein Computer ganz konkret mit Binärzahlen rechnen kann. Um das zu klären, muss man jedoch erst einmal ziemlich weit ausholen und bei den Grundlagen, die nicht einmal mehr in der Informatik liegen, anfangen – der Physik (konkret: der E-Lehre).

Vorneweg noch eine kurze Erklärung, warum dieser große thematische Umweg nötig ist:
Ganz allgemein gesagt basiert das Rechnen im Computer auf der Anwendung von logischen Operationen auf Bitketten. Diese logischen Operationen aber können ziemlich clever mit einfachsten elektronischen Bauelementen umgesetzt werden. Und wie das funktioniert, erkläre ich hier.


Die Grundlage für das Rechnen mit Bits bildet der Transistor. An dieses Bauelement erinnern sich die meisten sicherlich noch aus ihrer Schulzeit. Die ganzen komplizierten Details zu Aufbau, Funktionsweise und den verschiedenen Transistor-Arten sind hier gar nicht wichtig; es reicht, sich folgendes wieder ins Gedächtnis zu rufen:
Der Transistor ist ein Bauelement mit zumeist drei Anschlüssen. Je nach Transistortyp können diese Emitter, Kollektor und Basis oder Gate, Source und Drain heißen. Ganz kurz (und physikalisch sicher bedenklich) ausgedrückt, kann ein Transistor als Schalter benutzt werden. Das geschieht, indem an die Source-Drain-Anschlüsse Strom (bzw. Spannung) angelegt wird. Ob der Strom fließt, kann über einen weiteren (sehr schwachen) Steuerstrom am Gate-Anschluss beeinflusst werden.
Vereinfacht gesagt: liegt am Gate ein Steuerstrom an, so fließt ein Strom von Source zu Drain (oder andersherum, je nach Transistortyp). Daneben gibt es Transistoren, bei denen es möglich ist, dass Strom nur dann fließt, wenn am Gate kein Steuerstrom anliegt. All die Variationen bedeuten am Ende: über den Steuer-Anschluss (Base/Gate) lässt sich ein Strom zwischen den anderen beiden Anschlüssen an- und abschalten – der Transistor dient demzufolge als elektrischer Schalter.

Eine insbesondere für die Digitaltechnik wichtige Art von Transistoren sind die sogenannten Feldeffekttransistoren (FETs), und zwar hier insbesondere eine Unterart, die Metall-Oxid-Halbleiter-FETs (MOSFETs). Die physikalischen Details spielen hier keine allzu große Rolle, wichtig ist das Folgende: es werden zwei verschiedene Arten von MOSFETs unterschieden: p-Kanal und n-Kanal-Transistoren. Ein n-Kanal-MOSFET leitet den Strom zwischen Source und Drain dann, wenn am Gate gegenüber Source eine genügend große Spannung anliegt, ein p-Kanal-MOSFET leitet, wenn gegenüber Source eine genügend kleine Spannung anliegt. In der Standardvariante sperren beide Transistoren, wenn die Gate-Source-Spannung nahe 0 ist. Der Strom zwischen Source und Drain wird Versorgungsstrom (die Spannung entsprechend Versorgungsspannung), der Strom am Gate Steuerstrom (die Spannung analog dann Steuerspannung) genannt. Die üblichen Schaltsymbole für MOSFETs sind sicher noch bekannt:

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MOSFETs werden in der Regel im Zusammenhang mit der CMOS-Technologie verwendet. Hinter diesem Namen verbirgt sich allgemein gesagt das Vorgehen, dass in einer Schaltung n-Kanal- und p-Kanal-MOSFETs gleichzeitig benutzt werden. Ein typisches Anwendungsszenario hierfür ist der sogenannte Inverter, der aus einem p-Kanal- und einem n-Kanal-MOSFET besteht (siehe folgendes Bild). Liegt am Eingang A eine niedrige Spannung an, so leitet der obere Transistor und der untere sperrt. Ausgang B ist demzufolge mit der Versorgungsspannung verbunden, er hat hohes Potential. Liegt an A dagegen eine hohe Spannung an, ist es genau umgekehrt und B ist mit der Masse verbunden, hat also niedriges Potential.

i-c76754bd0df4396738afeec991b8035b-Inverter.png

Wie hilft uns das nun aber für die Computer? Ganz einfach: die Begriffe “hohes Potential” und “niedriges Potential” können auch ganz binär mit “1” und “0” bezeichnet werden. Liegt an einem Eingang eine hohe Spannung an, so sagt man, dass “1” anliegt; liegt eine niedrige Spannung an, spricht man dementsprechend von “0”. Damit lassen sich nun die verschiedensten logischen Operationen umsetzen; hier noch einmal zur Erinnerung die Wertetabellen für einige ausgewählte Operationen:

i-70f352720712affd4c7bf7e1b90bd674-LogicTable.png

Die Schaltung für die Invertierung (erste Tabelle) haben wir ja oben schon gesehen. Eine derartige Schaltung wird auch Gatter genannt, oben ist also ein Inverter-Gatter abgebildet.
Die UND-Operation (zweite Tabelle, auch AND genannt) lässt sich auf die gleiche Weise darstellen, ist nur ein wenig komplizierter. Zuerst das Schaltbild des AND-Gatters:

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Kommentare (29)

  1. #1 KommentarAbo
    Juni 11, 2011

  2. #2 Grundumsatz
    Juni 11, 2011

    Wie man damit nun rechnen kann, werde ich im nächsten Artikel anfangen, darzulegen.

    Das war gemein.

  3. #3 weyoun
    Juni 11, 2011

    warum wurde das eigentlich nicht so in der digitech vorlesung gelehrt? stattdessen stundenlanges formel herleiten.
    ich bin heute noch auf den dozenten sauer. ich ab den ganzen kram erst gecheckt als ich “practical electronic for inventors” las

  4. #4 Marcus Frenkel
    Juni 11, 2011

    Wäre ich provokant, würde ich schreiben: Schule und Studium dienen nicht dazu, dass etwas gelernt wird, sondern dazu, dass am Ende auf dem Zeugnis bescheinigt wird, wie sehr der Schüler/Student in der Lage war, sich trotz schlechter Lehrleistungen durchzubeißen.

    Natürlich bin ich nicht provokant und sage daher lieber: vielleicht sind die Professoren so stolz auf ihr umfangreiches Formelwissen, dass sie dieses an die Studenten bringen wollen, und zwar möglichst kompliziert, damit alle angemessen beeindruckt sind?

    Ok, das war jetzt nicht weniger provokant…
    😉

  5. #5 rolak
    Juni 12, 2011

    Ein kurzer Blick in den aktuellen Studiengangaufbau zeigte, daß der sich seit den 80ern etwas geändert hat – daher die Frage: Um was für Formeln geht es eigentlich, Algebra/DNF?

    Hi Grundumsatz, das ist nicht gemein, sondern publikumsbindend klipphängerisch – erhöht sozusagen für die Folgefolgen den Grundumsatz.

    Der Inverterkringel ist doch kein Trick, Marcus, sondern nur eine typische faulheitsbasierte Notationskonvention. Tricky fand ich erst das Wandernlassen längs der Signalpfade…

    Falls es jemand im ‘Iiih, Transistoren’-Schock übersehen haben sollte: Bei der oben dargestellten ∧-Gatter-Schaltung sind T5/6 der Inverter für das Nand T1-4.

    Und zur Beruhigung im Falle von Kurzschlußreaktionen sei noch angemerkt, daß beim realen Inverter nicht -wie evtl verstanden werden kann- der eine oder¹ der andere FET durchschaltet ist, sondern erfreulicherweise ein Übergangsbereich existiert, in dem beide sperren.

    ¹ Lade nie einen ITler mit der Formulierung ‘Frau oder Freundin’ ein, er könnte mit beiden kommen 😉

  6. #6 Engywuck
    Juni 13, 2011

    interessante Reihe, danke.

    Eine kurze didaktische Anmerkung kann ich mir aber nicht verkneifen: es wäre geschickt gewesen, sowohl beim NOT als auch beim AND mit demselben Potential an den Eingängen anzufangen. so muss man als Leser nur unnötig umdenken “hä, wieso sperrt auf einmal der obere, grad eben wars doch umgekehrt — *blätter* — ach so”

  7. #7 Marcus Frenkel
    Juni 13, 2011

    Der Hinweis ist durchaus berechtigt, danke. Beim nächsten mal versuche ich, darauf zu achten. Hier bleibt es derweil als Aufmerksamkeitsübung für den Leser drin…;)

  8. #8 REALM
    Juni 14, 2011

    Gratulation zu dieser Reihe,
    erinnert mich an meine eigene Ausbildung in den 60er Jahren, da konnte man weder eine höhere technische Schule, noch eine Uni besuchen, um das alles zu erfahren. Daher waren die Ausbildungen bei den US-EDV-Firmen hervorragend. Monatelanges Basistraining, im In-und Ausland. Ami’s, die eingeflogen wurden um die Betriebssysteme der Mainframes zu lehren. Schreiben von zeitkritischen Persipherietreibern….

    Marcus, super, dass sie sich der Grundlagen annehmen, die sind die Voraussetzungen für alles was noch kommen wird.

  9. #9 Sim
    Juni 15, 2011

    Danke für diesen schönen Beitrag. Jetzt bin ich auf dem besten Weg dahin eine Bildungslücke zu schließen. Ich wusste zwar wie man mit binären Zahlen rechnet und logische Operatoren miteinander verknüpft und daraus dann einen halbaddierer bastelt usw. aber wie so ein Gatter jetzt genau aufgebaut ist und mit Transistoren funktioniert, davor hab ich mich immer gestreubt mir das anzuschaun. Jedenfalls gabs jetzt aha-Momente, auch wegen rolaks Hinweis dass es sich beim UND-Gatter um ein invertiertes Nand handelt, toll =D

  10. #10 Marcus Frenkel
    Juni 15, 2011

    @REALM
    Danke – danke für das Lob. Der nächste Teil der Reihe folgt bald; ich arbeite nur noch an einem speziellen Inhalt.

    Ja, das NAND-Gate ist eigentlich einfacher aufgebaut als das AND-Gate, aber für viele ist das logische “UND” die “Basisoperation” und das NAND die darauf aufbauende Invertierung…daher die Reihenfolge; es war quasi die Sicht des Logikers und nicht die Sicht des Digitaltechnikers. 😉
    Eigentlich müsste jetzt noch die Funktionsweise eines Transistors erklärt werden, um die Arbeitsweise eines Rechners noch besser verstehen zu können. Aber wenn man das noch erklären will, muss man noch tiefer gehen und Stromfluss erklären; dafür aber noch tiefer und da landet man schon in der Teilchenphysik. Und das ist nun wirklich nicht mein Gebiet. 😉

  11. #11 rolak
    Juni 15, 2011

    Das mit dem ¬(Nand) war -wie schon angedeutet- keine Kritik, sondern als Ergänzumg gedacht. Hab nur runtergeplappert, was mir als schon des öfteren gehörte typische Anfängerfragen grad im Gedächtnis hochploppte 😉

  12. #12 Engywuck
    Juni 16, 2011

    bei dir sind in den Schaltbildern die mittleren “Anschlüsse” (Bulk?) nirgendwohin verbunden. Liegen die auf Masse, hast du vergessen, die Verbindung zu Source einzuzeichnen, spielt das einfach keine Rolle oder ist das Zufall? 😀

  13. #13 rolak
    Juni 16, 2011

    Ohne Marcus’ Intention zu kennen, Engywuck: Generell ist in der realen Implementierung ‘bulk’ nicht nach ‘außen’ geführt, sondern direkt mit ‘source’ verbunden bzw kurzgeschlossen.
    In der gezeichneten Variante wirkt der schon erwähnte Faulheitsfaktor: Was als bekannt vorausgesetzt wird, kann weggelassen werden 😉 So bleibt beim Bulk nur der Pfeil für die p/n Unterscheidung und des öfteren (bei Einzelexemplaren) integrierte Schutzdioden etc werden ebenfalls nicht extra dargestellt.

    Was ich mich gerade frage: Warum werden bei den logischen Schaltungen keine multi-gate-FETs verwendet, wie z.B. zum Mischen im HF-Bereich? Oder werden sie doch…?

  14. #14 Marcus Frenkel
    Juni 16, 2011

    @Engywuck
    Rolak hat es gut erklärt – das ist pure Faulheit. Allerdings nicht einmal unbedingt meine; diese Variante trifft man auch des Öfteren auch in der Literatur.

    @rolak
    Ehrlich gesagt – ich weiß es nicht. In den hochtechnischen Details der Schaltungs- und Digitaltechnik kenne ich mich leider nicht aus. 😉

  15. #15 rolak
    Juni 16, 2011

    Das war mehr so laut gedacht, Marcus, beim abgelenkt werden durchs MosFET-Nachschauen (~’wo das Thema grad dran ist, ¿hat sich was getan?’). Ich kann mir nicht vorstellen, daß auf die Idee außer mir noch keiner gekommen ist – wird wohl ein im Detail verstecktes Teufelchen sein…

  16. #16 mi fhèin
    Juni 17, 2011

    Vielleicht sollte man schon dazusagen, daß es einen Grund hat, warum man ausgerechnet Feldeffekt- und keine Bipolartransitoren verwendet: beim Bipolartransistor braucht man an der Basis einen Strom zum Steuern, während man beim FET nur eine Spannung am Gate benötigt; ein Strom fließt hier nur beim Umschalten beim Aufbauen der Ladung. Die Verwendung von Bipolartransistoren würde wesentlich mehr Energieerbrauch und größere Wärmeentwicklung bedeuten.

  17. #17 rolak
    Juni 17, 2011

    Wurde in Teil Null angedeutet, mi fhèin 😉

  18. #18 Engywuck
    Juni 18, 2011

    letztlich werden multi-gate-FETs so langsam eingesetzt, siehe Intels FinFET – hier aber “nur” zum heranführen mehrfach desselben Signals zur besseren Signaltrennung.

    Ich vermute(!), dass single-Gate-FET für “Computer” ausreichen (man will ja kein Radio daraus bauen…) und es einfacher ist, immer dieselbe Transistorbauform auf den chip zu basteln (nicht umsonst sind RAM- und Flash-Chips diejenigen, die meist neue Fertigungsverfahren (mit kleineren Strukturbreiten) einläuten). Schon das abwechselnde nutzen von p- und n-Typ auf einem Chip ist meines Wissens schwer genug zu erreichen. Und einfacher heißt hier schneller, billiger und kleiner…

  19. #19 rolak
    Juni 18, 2011

    moin Engywuck, es sei mir gestattet, ein wenig zu sortieren bzw werten:

    • Klar sind multi-gate-* im Einsatz, nur eben afaik nur solche mit -äh- gleichgeschalteten Eingängen. Beim von Dir angesprochenen FinFET wg dem durch die fortgeschrittene Miniaturisierung ‘zu kurz’ gewordenen Kanal; da der Einfluß des Gates gegenüber S/D schrumpft, wird der Kanal zwischen (mindestens) zwei Gates ‘eingewickelt’. Bis hin zum Extrem wie beim SIP-MOS (Hochstromschalter), wo de facto tausende FETs parallelgeschaltet integriert werden.
    • Doch es ging ja um das Mischen, d.h. die Verarbeitung mehrer Signale, wie eben bei den Gattern nötig. In diesem Falle ist mir noch nicht einsichtig, was gegen die Verwendung spräche. Zumindest beim (N)AND, da die HF-Mischer ja multiplizierend sind.
      Immerhin ist die Multi-Emitter-Technik default bei TTL-NANDs.
    • Die prinzipielle Nicht-Einfachheit der CMOS-Integration halte ich für ein Gerücht (Bsp, p2 oben rechts)
    • Bzgl des ‘ausreichend’: Mir ist *räusper* auch schon aufgefallen, daß bei Computern für die Verbesserung der Verarbeitungsgeschwindigkeit wesentlich mehr durch Kern-Vervielfachung als durch Takterhöhung erreicht werden kann, doch es dürfte im weiteren Umfeld der ALU immer noch kritische Pfade geben, bei denen es sich lohnt, über ein paar Bruchteile von nsec nachzudenken.

    Soll natürlich kein Abschmettern sein, ist als brainstorming-Antwort gedacht 😉

  20. #20 rolak
    Juni 18, 2011

    Anscheinend durch 2006er Hexerei wachgerüttelt, fiel mir ein, daß eine wesentliche Grundlage für die Spekuliererei gar nicht geklärt ist: Wäre die multi-gate-Technik überhaupt ein Vorteil? Läßt die Frage nach dem ‘warum nicht’ sinnleer aussehen…

  21. #21 Engywuck
    Juni 19, 2011

    das Bild im verlinkten PDF bezieht sich auf CMOS mit 3 oder 5 Volt. Heutige CPUs arbeiten mit 0,9 Volt…

    das Problem bei heutigen Integrationsdichten (Intel spricht von 8nm Strukturbreite bis in 3,5 Jahren(!), 22nm sind derzeit machbar) sind unter anderem die Versorgungsleitungen (IIRC 20 Leitungsebenen und mehr), da wird Multi-Gate vermutlich nicht einfacher. Ganz abgesehen von der nötigen Verlängerung des Kanals, quantenmechanischen Nebeneffekten etc.

    Aber das ist leider auch nur eine Vermutung, solange kein Schaltungstechniker sich hier reintraut 😉

  22. #22 Engywuck
    Juni 24, 2011

    Auf meine Nachfrage in einem Forum mit Leuten, die sich etwas mehr auskennen 🙂 bekam ich folgende Antwort:

    I don’t see much use for a dual-gate FET in digital circuits. Each gate in a dual-gate FET can fully control the current in the channel, so it ends up sort of being equivalent to an AND gate. Since the equivalent to that circuit is just two FET’s in series, you didn’t really save yourself much. I suppose you could argue that it may save you some FET’s in your total circuit.

    However, the gate process is the most difficult part of the modern semiconductor process, and putting two gates side by side will drastically decrease yield, or cause your gate process to become unnecessarily complex.

    Also, Silicon high-speed/low-power digital circuits are dominated by CMOS circuitry, where you use a depletion type MOSFET in series with an enhancement type MOSFET in order to drastically reduce power (since neither FET is ON at the same time, allowing no current path except during switching, excluding leakage). Since a CMOS AND gate has a much different schematic than a standard AND gate, the dual gate FET would be useful in an even smaller percentage of the chip’s circuitry.

    In analog circuits the dual-gate FET actually has some usages that can’t be copied with single gate FET’s, such as in the use of mixers, I believe it allows the cancellation of certain harmonic products.

    http://semiaccurate.com/forums/showpost.php?p=119694&postcount=2

    Oder kurz: zu aufwendig und hat im Digitalbereich keinen wirklichen Nutzen bzw wäre für AND-Gatter sogar kontraproduktiv.

  23. #23 rolak
    Juni 24, 2011

    Nun ja, Engywuck, schön nachgeforscht. Und das mit dem Schwierigkeitsgrad wäre einleuchtend – das CMOS-Argument leuchtet mir allerdings überhaupt nicht ein. Denn zwei in Serie entspricht doch T3+4 im AND bzw der ‘unteren’ Hälfte des NANDs.
    Für die obere Hälfte böte sich -mal ganz blauäugig und fachlich weitgehend unbekleckert vor mich hin spekuliert- so ein polygate-FET an, der statt mit sagen wir mal 5 gates parallel dann eben mit zwei rechts, zwei links, eins weglassen (wg Abstand?) betrieben würde. Wird wohl auf andere Daten Einfluß haben, wie Schaltzeit etc. Aber wenn mich das tatsächlich irgendwann einmal so richtig interessieren sollte, frag ich an der von Dir angebgebenen Stelle nach 😉
    Die erste Frage, die bei dem Infineon-Bild bei mir hochploppte, war allerdings: Wieso soll das jetzt NAND/NOR sein? Ist aber rein rethorisch..

    Dort gibt es übrigens auch interaktive Schaltbilder, in Java. Komplexgatter^^

  24. #24 Engywuck
    Juni 24, 2011

    der Typ eines FET wird doch durch die Eigenschaften zwischen Source und Drain bestimmt (also bei pFET abgereichert an Elektronen). Da willst du nun nur um Multi-Gate einfacher verwenden zu können also *im* Transistorkanal mal eben die Anreicherung/Abreicherung ändern? Viel Spaß, vor allem, wenn es sich nicht mehr um Monstertransistoren von 2µm “Länge” handelt…

  25. #25 rolak
    Juni 24, 2011

    *im* Transistorkanal ..Dotierung.. ändern?

    Aber nicht doch: Die ‘oberen’, parallel geschalteten FETs sind beide p-Kanal. Nur sollen bei dieser ‘Idee’ die einzelnen gates nicht komplett¹ durtchkontaktiert sein. Diese Lücke stellt imho keine technische Komplizierung dar, eher vermute ich Probleme bei Schaltzeit und on-Widerstand.

    ¹ ein pFET, geklaut aus dem eben verlinkten Bild, Original und Mod

  26. #26 Engywuck
    Juni 25, 2011

    ich glaube wir verstehen beide das Bild anders.

    Im Text zu dem von Dir verlinkten Bild steht:
    “Die seit 50 Jahren übliche flache (planare) Anordnung der Transistor-Elemente wird zu einem dreidimensionalen Gebilde geformt. Der steuernde Kontakt des Transistors umschließt den stromführenden Siliziumkanal nun von mehreren Seiten („Multi-Gate“) und bietet somit eine um den Faktor zwei größere Angriffsfläche, um den Transistor wesentlich effizienter auszuschalten.”

    Also letztlich FinFET (http://en.wikipedia.org/wiki/Multigate_device#FinFETs) oder Intels Tri-Gate Variante, bei dem “einfach” das Gate dreidimensional um den leitenden Kanal rumgewickelt wird bzw.das Gate verlängert und “einfach” an zig Stellen Source und Drain damit verbunden werden.

    Das mit dem “nicht komplett verbunden” finde ich im Bild übrigens nicht und wäre auch sinnlos. Wenn ich das Bild richtig verstehe sind die Flecken in der Mitte nämlich Kontaktpads für die weißen Linien, die wiederum die Gates sind. Source und Drain werden dann an den schwarzen Flächen verbunden (analog zum Wikipedia-Bild von Intels Tri-Gate). Damit kann man durch Verbindung “oberhalb” des Siliziums (im metal-Layer) durchaus die im Bild genannten logischen Operationen erzeugen. Wenn man aber das Gate wie in deinem Bild unterbricht werden das halt weniger dadurch geschaltete Source-Drain-Kontakte und parallel dazu einige free-floating Kontakte….

  27. #27 rolak
    Juni 25, 2011

    Einer von uns wird wohl dieses Jahr noch zur Miß Verständnis gekürt werden, Engwyck, wenn das so weitergeht 😉

    Es scheint auf jeden Fall die letzte Hauruck-Skizze zu abstrahierend gewesen zu sein, da nicht ‘das gate’, sondern die Gleichschaltung der fins unterbrochen wurde. Und da ist (bis auf CMOS-üblich das Stück zwischen T3 und T4 bei ‘beide sperrend’) nichts free-floating, wie ich hoffe in diesem neuen Kunstwerk deutlich zu machen, diesmal gebastelt aus Zutaten paritätisch geräubert bei Infineon und diesem thread. Und vielleicht sogar ausreichend betextet.
    Die ‘untere’ NAND-Hälfte ist mangels Kopiervorlage konventionell gestaltet. Und weiterhin ist das alles kein Designvorschlag, der morgen in die hauseigene Testphase geht, sondern nur ein Drübernachdenken. Das darf gerne als aus diesem oder jenem Grund nicht sinnvoll realisierbar zertrümmert werden – nur bitte mit einleuchtenden Argumenten. Bzw mindestens einem.

    Damit kann man ..die.. logischen Operationen erzeugen.

    Meine ¿NAND/NOR?-Frage ward ausgelöst durch die immerhin sechs statt 3 p/n-Paare beim NOR, nicht durch fehlende Metallisierung.

  28. #28 Engywuck
    Juni 26, 2011

    hmmm, wenn du’s so siehst… 😀
    wobei das linke Bild mir fast einleuchtender war als das mittlere 😀

    Allerdings zeigst du im linken Teil des neuen Bildes doch auch sehr schön, dass die Konstruktion mit Single-Gate-FETs funktioniert und (zumindest in deiner Skizze) nur 1/6 Platz gegenüber Multi-Gate (der ober Teil braucht ja wenigstens zwei Gates zwischen Source und Drain) spart.
    Wenn man dann noch bedenkt, dass Du da ja das Gate unterbrochen hast sind der obere Teil des mittleren Bildes effektiv zwei Single-Gate FinFET, deren Sources und Drains on-Die miteinander verbunden sind (und nicht erst via metal layer).

    Ergo: ich verstehe immer noch nicht und bewerbe mich hiermit um den Miss-Titel 😀

    http://imageshack.us/photo/my-images/600/singlegatefet.png/
    Hier mal dein Bild auf single-gate FET umgezeichnet.

  29. #29 rolak
    Juni 26, 2011

    und bewerbe mich hiermit

    Nix da, Engywuck¹, das Rennen ist noch völlig offen, da ich mir einerseits bewußt bin, daß ich ein wenig im Kreis argumentiere und andererseits die Idee hinter meiner revolutionären almost-no-metal-Parallelschaltung bei Dir angekommen ist.

    Diese zu heiß gebadete und auf die Minimalzahl fins zusammengeschrumpfte Sparversion von Dir ist ja fast genau das, was mir ursprünglich vor Augen schwebte. Da ich allerdings davon ausging, daß die fin-Vermehrung nicht wegen des schönen Musters auf dem die eingeführt wurde, sondern wegen diverser Vorteile (mein Lieblingskandidat ist ein Ausgleich der wegen der Verringerung der core-Spannung erhöhten Schaltzeit), war ich bereit einen Kompromiss einzugehen. Bzw eindeutig zu faul, mehr als fürs Prinzip nötig am Bild herumzubasteln.
    Da Du nun das Gros der Arbeit bereits erledigt hast, noch schnell das Gesamtbild. Die vorsichtshalber bereitliegende Entschuldigung an irritierte Chipingenieure kann wie üblich im Büro 0815 der Registratur eingesehen werden – natürlich nur im Austausch gegen die Erklärung, warum beim NOR3 doppelt so viele Transistoren nötig sind wie beim NAND3.

    btw: Was sich beim Suchen alles mitfindet: Patent (das paßt zum aktuellen vB&B-post) des FET-Funktionsprinzips von *räusper* 1926 (ganz unten).
    ¹ sorry für den namentlichen Tippfehler eben.